1. Tujuan [kembali]
2. Alat & bahan [kembali]
1. Resistor
2. Ground
3.
3. Dasar Teori[kembali]
Konfigurasi Pembagi Tegangan JFET Hasil Contoh 7.19 sekarang akan diverifikasi
menggunakan PSpice Windows. Jaringan Gambar. 7.72 dibangun menggunakan metode komputer
dijelaskan dalam bab-bab sebelumnya. J2N3819 JFET diperoleh dari perpustakaan EVAL,
dan model Edit-PSpice digunakan untuk mengatur Beta ke 0,222 mA/V 2
dan Vto ke -6 V. Versi Beta
nilai ditentukan menggunakan beta = I DSS>V P
2
Eq. (6.17) dan I DSS dan V P yang disediakan
Hasil Simulasi muncul pada Gambar. 7,73 dengan tegangan bias dc dan level arus. Arus pembuangan yang dihasilkan adalah 4,225 mA, dibandingkan dengan tingkat yang dihitung 4,24 mA—kecocokan yang sangat baik. Tegangan V GS adalah 3,504 V - 5,070 V = -1,57 V versus level yang dihitung -1,56 V dalam Contoh 7,19 —kecocokan lain yang sangat baik.
Jaringan Kombinasi Selanjutnya, hasil Contoh 7.12 dengan transistor dan JFET akan diverifikasi. Untuk transistor Bf diatur ke 180, sedangkan untuk JFET, Beta diatur ke 0,333 mA/V 2 dan Vto ke -6 V seperti yang disebut dalam contoh. Hasil untuk semua level dc muncul di Gambar. 7.73 .
Perhatikan lagi perbandingan yang sangat baik dengan solusi kalkulator, dengan
V D pada 11,44 V dibandingkan dengan 11,07 V, VS = VC pada 7,138 V dibandingkan dengan 7,32 V, dan V GS pada
3,380 V - 7,138 V = 3,76 V dibandingkan dengan -3,7 V.
4. Prosedur percobaan [kembali]
5. Rangkaian simulasi(+prinsip kerja) [kembali]
6. Video [kembali]
7. Download file [kembali]
Tidak ada komentar:
Posting Komentar