Kamis, 25 September 2025

Laporan Akhir 3 Modul 3



 1. Jurnal [kembali]

 2. Alat dan Bahan [kembali]

  • Saat pratikum:
            a.Panel DL 2203D 
            b.Panel DL 2203C 
            c.Panel DL 2203S

Gambar 2.1. Modul De Lorenzo

            d. Jumper
Gambar 2.2. Jumper
  • Pada Proteus: 

            1. IC 74HC194

 
            3. Power DC
Gambar 2.5. Power DC

            4. Switch (SW-SPDT)

Gambar 2.6. Switch

            5.  Logicprobe

Gambar 2.7. Logic Probe

 3. Rangkaian Simulasi [kembali]

 4. Prinsip Kerja Rangkaian [kembali]

 Rangkaian ini bekerja sebagai register geser (shift register) 4-bit, menggunakan IC 74HC194. Prinsip kerjanya adalah menerima data masukan dari sakelar (D0, D1, D2, D3) dan menggeser data tersebut secara serial. Sakelar D0-D3 berfungsi sebagai input data paralel, sementara sakelar S0 dan S1 mengendalikan mode operasi dari IC, seperti geser ke kanan (SR), geser ke kiri (SL), atau muat data paralel. Sakelar MR berfungsi sebagai master reset untuk mengembalikan semua output ke keadaan awal, dan sakelar CLK menyediakan pulsa clock yang mengendalikan proses pergeseran. Output dari register geser (Q0-Q3) ditampilkan pada indikator digital, yang berubah sesuai dengan operasi yang dijalankan.

 5. Video Rangkaian [kembali]

 

Video Demo

 6. Analisa [kembali]



 7. Link Download [kembali]

di Tidak ada komentar:

Laporan Akhir 1 Modul 3

 


 1. Jurnal [kembali]

 2. Alat dan Bahan [kembali]

  • Saat pratikum:
            a.Panel DL 2203D 
            b.Panel DL 2203C 
            c.Panel DL 2203S

Gambar 2.1. Modul De Lorenzo

            d. Jumper
Gambar 2.2. Jumper
  • Pada Proteus: 

            1. IC 74LS90
Gambar 2.3. IC 74LS90

            2. IC 7493
Gambar 2.4. IC 7493
 
            3. Power DC
Gambar 2.5. Power DC

            4. Switch (SW-SPDT)

Gambar 2.6. Switch

            5.  Logicprobe

Gambar 2.7. Logic Probe

 3. Rangkaian Simulasi [kembali]

Rangkaian 1a

Rangkaian 1b

 4. Prinsip Kerja Rangkaian [kembali]

Percobaan 1a

Rangkaian pada gambar tersebut bekerja dengan prinsip konversi sinyal biner dari input saklar (B0–B5) menjadi keluaran logika yang ditampilkan melalui LED. IC U1 (74LS90) dan U2 (74LS93) berfungsi sebagai penghitung dan pembagi frekuensi yang menghasilkan sinyal keluaran biner sesuai kondisi input. Ketika saklar diaktifkan, kombinasi logika biner akan masuk ke pin input IC, kemudian IC mengolah sinyal tersebut dan menyalakan LED sesuai hasil keluaran Q0–Q3 (pada U1) dan QA–QD (pada U2). LED berperan sebagai indikator visual, sehingga pengguna dapat langsung melihat kombinasi biner yang sedang aktif. Pada kondisi 11 ini, LED yang menyala menunjukkan representasi logika tertentu berdasarkan posisi saklar input, sehingga rangkaian dapat digunakan untuk memahami cara kerja counter serta konversi biner ke tampilan visual.

 Percobaan 1b
Rangkaian pada gambar tersebut merupakan implementasi dari sistem pengendalian menggunakan IC decoder BCD to 7-segment (74LS90 dan 74LS93) yang dihubungkan dengan LED sebagai indikator keluaran. Input diberikan melalui switch B0 sampai B7 yang mewakili sinyal biner, kemudian masuk ke IC U1 dan U2 untuk diproses. IC ini berfungsi mendekodekan sinyal biner menjadi keluaran logika pada pin Q0–Q3 yang selanjutnya mengaktifkan LED sesuai kombinasi input. Jika input dalam kondisi logika tinggi, maka LED pada keluaran tertentu akan menyala sebagai penanda, sedangkan yang lain akan mati. Dengan demikian, prinsip kerja rangkaian ini adalah mengonversi sinyal biner dari tombol input menjadi tampilan visual berupa LED menyala yang merepresentasikan logika keluaran dari dekoder.

 5. Video Rangkaian [kembali]

Percobaan 1 A 

 Percobaan 1 B

 6. Analisa [kembali]

 7. Link Download [kembali]

di Tidak ada komentar:

Kamis, 18 September 2025

Laporan Akhir 2 Modul 2

 


 1. Jurnal [kembali]

 2. Alat dan Bahan [kembali]

  • Saat pratikum:
            a.Panel DL 2203D 
            b.Panel DL 2203C 
            c.Panel DL 2203S

Gambar 2.1. Modul De Lorenzo

            d. Jumper
Gambar 2.2. Jumper
  • Pada Proteus: 

            1. IC 74LS112 (JK filp flop)

Gambar 2.3. IC 74LS112

            2. IC 7474 (D Flip Flop)

Gambar 2.4. IC 747
 
            3. Power DC
Gambar 2.5. Power DC

            4. Switch (SW-SPDT)

Gambar 2.6. Switch

            5.  Logicprobe

Gambar 2.7. Logic Probe

 3. Rangkaian Simulasi [kembali]

Gambar Simulasi

 4. Prinsip Kerja Rangkaian [kembali]

 Sama seperti J-K flip-flop, agar outputnya berfungsi sesuai tabel kebenaran T flip-flop, input R dan S harus dalam kondisi nonaktif. Jika input R atau S (atau keduanya) aktif, outputnya akan mengikuti tabel kebenaran R-S flip-flop. Dalam rangkaian ini, input R-S berlogika aktif rendah (active low), jadi untuk menonaktifkannya, kita harus memasukkan nilai 1.

Ketika input R dan S dinonaktifkan, output rangkaian akan berubah saat sinyal clock mengalami fall time (transisi dari logika tinggi 1 ke rendah 0), sama seperti J-K flip-flop.

Kondisi ini disebut toggle; outputnya menjadi kebalikan dari output sebelumnya. Output hanya akan berubah jika input T berlogika tinggi (1). Jika input T berlogika rendah (0), outputnya tidak akan berubah.

 5. Video Rangkaian [kembali]

Video Simulasi Rangkaian Percobaan 2

 6. Analisa [kembali]

 7. Link Download [kembali]

di Tidak ada komentar:

Laporan Akhir 1 Modul 2

 


 1. Jurnal [kembali]

 2. Alat dan Bahan [kembali]

  • Saat pratikum:
            a.Panel DL 2203D 
            b.Panel DL 2203C 
            c.Panel DL 2203S

Gambar 2.1. Modul De Lorenzo

            d. Jumper
Gambar 2.2. Jumper
  • Pada Proteus: 

            1. IC 74LS112 (JK filp flop)

Gambar 2.3. IC 74LS112

            2. IC 7474 (D Flip Flop)

Gambar 2.4. IC 747
 
            3. Power DC
Gambar 2.5. Power DC

            4. Switch (SW-SPDT)

Gambar 2.6. Switch

            5.  Logicprobe

Gambar 2.7. Logic Probe


 3. Rangkaian Simulasi [kembali]

Gambar Simulasi

 4. Prinsip Kerja Rangkaian [kembali]

  • JK Flip Flop

    Flip-flop J-K adalah pengembangan dari flip-flop R-S. Untuk memastikan outputnya sesuai dengan tabel kebenaran J-K, input R-S harus dinonaktifkan. Jika input R-S (salah satunya atau keduanya) aktif, outputnya akan mengikuti tabel kebenaran R-S. Dalam rangkaian di atas, input R-S berlogika aktif rendah (active low), jadi untuk menonaktifkannya, kita harus memasukkan nilai 1.

    Output J-K flip-flop berubah saat sinyal clock mengalami fall time, yaitu transisi dari logika tinggi (1) ke logika rendah (0). J-K flip-flop memiliki kondisi toggle, di mana outputnya akan menjadi kebalikan dari output sebelumnya. Kondisi ini terjadi ketika input J dan K keduanya bernilai 1.

  • D Flip Flop

    Rangkaian flip-flop D mirip dengan R-S flip-flop, tetapi ada gerbang NOT yang dipasang pada input R-nya. Sama seperti J-K flip-flop, input R-S pada D flip-flop juga harus dinonaktifkan agar outputnya sesuai dengan tabel kebenaran D flip-flop.

    Output D flip-flop berubah saat sinyal clock mengalami rise time, yaitu transisi dari logika rendah (0) ke logika tinggi (1). Rangkaian D flip-flop tidak memiliki kondisi toggle.

 5. Video Rangkaian [kembali]

Video Simulasi Rangkaian Percobaan 1

 6. Analisa [kembali]

 
 

 7. Link Download [kembali]

di Tidak ada komentar:
Langganan: Komentar (Atom)

Download File

  Download Rangkaian Project                                         ( klik disini ) Download Video Demo                                    ...

  • (tanpa judul)
    BAHAN PRESENTASI MATA KULIAH ELEKTRONIKA 2023  OLEH  REHAN FATIH 2210952050 DOSEN PENGAMPU DR. DARWISON, M.T Referensi  a. Darwison, 2010, ”...
  • Laporan Akhir 1 Modul 3
      [KEMBALI KE MENU SEBELUMNYA] DAFTAR ISI 1. Jurnal 2. Alat dan Bahan 3. Rang...
  • Laporan Akhir 1 Modul 2
      [KEMBALI KE MENU SEBELUMNYA] DAFTAR ISI 1. Jurnal 2. Alat dan Bahan 3. Rang...